caching - सुपर कतार और रेखा भरने वाले बफ़र्स के लिए शब्दार्थ क्या हैं?



memory architecture (1)

मैं Haswell Microarchitetcure (इंटेल Xeon E5-2640-v3 CPU) के बारे में इस सवाल पूछ रहा हूँ। सीपीयू और अन्य संसाधनों की विशिष्टताओं से मुझे पता चला कि 10 एलएफबी और सुपर कतार का आकार 16 है। मेरे पास एलएफबी और सुपरक्वायई से संबंधित दो प्रश्न हैं:

1) सिस्टम 10, या 16 (एलएफबी या एसक्यू) प्रदान कर सकता है अधिकतम स्तर की स्मृति स्तर समानता क्या होगी?

2) कुछ स्रोतों के मुताबिक हर एल 1 डी की यादें एसक्यू में दर्ज की जाती हैं और फिर एसक्यू लाइन बिलर को निर्दिष्ट करती है और कुछ अन्य स्रोतों पर उन्होंने लिखा है कि एसक्यू और एलएफ़बी स्वतंत्र रूप से काम कर सकते हैं। क्या आप कृपया संक्षिप्त में एसक्यू के कार्य को समझें?

यहां एसक्यू और एलएफ़बी के लिए उदाहरण आकृति (Haswell के लिए नहीं) है संदर्भ: https://www.intel.com/content/dam/www/public/us/en/documents/manuals/64-ia-32-architectures-optimization-manual.pdf

http://www.realworldtech.com/haswell-cpu/


(1) तर्कसंगत रूप से अधिकतम समानता पाइप लाइन के कम से कम समानांतर भाग तक सीमित होगी जो कि 10 एलएफबी है, और यह संभवतः मांग-लोड समानता के लिए सख्ती से सत्य है जब प्रीफेटिंग अक्षम हो जाता है या मदद नहीं कर सकता है। अभ्यास में, आपके भार को कम से कम आंशिक रूप से प्रीफ़ेचिंग में मदद करने के बाद सब कुछ अधिक जटिल हो जाता है, तब से एल 2 और रैम के बीच व्यापक कतारों का उपयोग किया जा सकता है जो 10 से अधिक समानांतर समानताएं बना सकता है। सबसे व्यावहारिक दृष्टिकोण संभवतः प्रत्यक्ष माप है: दिए गए रैम को मापा विलंबता, और देखा गया थ्रूपुट, आप किसी विशेष लोड के लिए प्रभावी समानता की गणना कर सकते हैं।

(2) मेरी समझ यह है कि यह दूसरी तरफ है: एल 1 बी 1 में पहली बार सभी मांगों की याद आती है (जब तक कि वे मौजूदा एलएफबी को प्रभावित नहीं करते हैं) और बाद में "सुपरुएयू" को शामिल कर सकते हैं (या जो भी इन्हें कहा जाता है दिन) अगर वे भी कैश पदानुक्रम में उच्च याद आती है। आप जो आरेख में शामिल थे, यह पुष्टि करते हुए लगता है कि: एल 1 से एकमात्र पथ एलएफबी कतार के माध्यम से है।





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